`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 01/01/2023 06:58:08 AM
// Design Name: 
// Module Name: status_bus
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module status_bus(
    input [12:0] ps_r_data_cnt,
    input [12:0] pl_wr_data_cnt,
    input [9:0] ps_wr_data_cnt,
    input [9:0] pl_r_data_cnt,
    output [63:0] data_out
    );
    wire zero = 0;
    assign data_out[12:0] = ps_r_data_cnt;
    assign data_out[13] = zero; 
    assign data_out[14] = zero; 
    assign data_out[15] = zero; 
    assign data_out[25:16] = ps_wr_data_cnt;
    assign data_out[26] = zero; 
    assign data_out[27] = zero; 
    assign data_out[28] = zero; 
    assign data_out[29] = zero; 
    assign data_out[30] = zero; 
    assign data_out[31] = zero; 
    assign data_out[41:32] = pl_r_data_cnt;
    assign data_out[42] = zero; 
    assign data_out[43] = zero; 
    assign data_out[44] = zero; 
    assign data_out[45] = zero; 
    assign data_out[46] = zero; 
    assign data_out[47] = zero; 
    assign data_out[61:48] = pl_wr_data_cnt;
    assign data_out[62] = zero; 
    assign data_out[63] = zero; 
endmodule
